ゲートニュース、4月23日――TSMCは、チップをより小さく、より高速にすることを目的とした新しい製造およびパッケージング技術を公開し、より新しいHigh-NAリソグラフィーツールを採用するのではなく、既存のASML EUV装置を使い続けると発表した。
同社のA13プロセスは2029年に量産投入を目指している一方で、N2Uはスマートフォン、ノートPC、AIチップ向けの低コストな選択肢を意味する。2028年までにTSMCは、大型チップ10枚を20のメモリスタックでパッケージングすることを目指す。これは、2つの演算チップと8つのメモリスタックを備えるNvidiaのVera Rubin設計と比較してのことだ。
この判断は、競合がHigh-NA技術でより速く前進しているのとは対照的だ。IntelはすでにASMLのTwinscan EXE:5200B High-NAシステムを導入しており、2027年にリスク生産、2028年に量産出力を見込んでいる。Samsungは2025年後半に最初のHigh-NAスキャナーを受領し、2台目は2026年前半に受領する予定だ。SK Hynixは2025年9月にHigh-NA EUVツールを導入した。TSMCの選択は、High-NA EUV技術を完全に切り捨てたというよりも、コストとリスクの考慮を反映している。
アナリストは、熱管理、材料の膨張、クラック（ひび割れ）などの課題が依然として未解決であると指摘した。ASMLはEUVシステムにおいてほぼ独占状態を維持しており、ZEISS SMT、Lam Research、Applied Materialsが支出の波の恩恵を受ける立場にある。中国のチップメーカーSMICは、輸出規制によりEUVツールの購入が引き続きできない状態だ。
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