根据 JEDEC 这个国际半导体标准组织，最近公布了 SPHBM4（JESD330-4），一种旨在降低 AI 芯片封装成本的新型高带宽存储器标准。该标准将接口引脚数减少了 75%，至 512 位宽，而传统的 HBM4 拥有 2,048 个引脚，同时每引脚信号速度从 11Gbps 提升至 44Gbps。以 46GT/s 的速度计算，理论峰值带宽达到 2.944TB/秒，支持 4 到 16 层 DRAM 堆叠，最大容量每个封装为 64GB。
与需要昂贵硅中介层和先进封装技术（如台积电的 CoWoS）的 HBM4 不同，SPHBM4 直接安装在低成本的标准有机基板上，消除了对尖端封装工艺的依赖，显著降低了成本门槛。
