La Corée du Sud et le Japon dévoilent des conceptions d’architecture verticale de HBM pour augmenter de 80 % la bande passante mémoire de l’IA

Lors de la conférence VLSI 2026 conjointe IEEE/JSAP, des équipes de recherche de l'UNIST (Corée du Sud) et de l'université de Tokyo (Japon) ont annoncé indépendamment deux nouvelles architectures de mémoire à haut débit (HBM) — V-Die et MOSAIC — qui font pivoter des puces DRAM d'une orientation horizontale vers une orientation verticale afin d'améliorer la dissipation thermique et de traiter les goulets d'étranglement de mémoire des puces pour l'IA.

L'architecture V-Die d'UNIST fait pivoter les puces DRAM de 90 degrés et les positionne verticalement grâce à des vias traversants via silicium (TSV), libérant de l'espace pour des cellules mémoire supplémentaires tout en introduisant des canaux de refroidissement liquide entre les puces. Les données de simulation montrent que V-Die atteint 540 tokens par seconde lors de l'exécution de charges de travail de niveau GPT-3, soit près du double des 296 tokens par seconde de la HBM4 conventionnelle. De son côté, MOSAIC de l'université de Tokyo utilise un empilement de puces en piles orthogonales avec des interfaces inter-puces sans contact via un couplage par micro-inducteurs, atteignant 4 Gbps par canal et pouvant potentiellement doubler la capacité de la HBM4 dans des configurations DRAM sur GPU. Les deux conceptions visent à résoudre le goulet d'étranglement critique de la bande passante mémoire qui limite les accélérateurs d'IA actuels, même si les deux restent encore au stade de simulation académique.