JEDEC lanza el estándar SPHBM4: la memoria para chips de IA reduce en un 75 % el número de pines, elimina el intercalador de silicio y aumenta la velocidad 4 veces

Según JEDEC, la organización internacional de estándares de semiconductores, recientemente presentó SPHBM4 (JESD330-4), un nuevo estándar de memoria de alto ancho de banda diseñado para reducir los costos de empaquetado de chips de IA. El estándar reduce los pines de interfaz en un 75 %, a 512 bits en comparación con los 2.048 pines del HBM4 tradicional, mientras cuadruplica la velocidad de señal por pin de 11 Gbps a 44 Gbps. A 46 GT/s, el ancho de banda máximo teórico alcanza 2,944 TB/s, con soporte para de 4 a 16 pilas de DRAM y una capacidad máxima de 64 GB por paquete.

A diferencia del HBM4, que requiere interposores de silicio costosos y empaquetado avanzado como CoWoS de TSMC, el SPHBM4 se monta directamente en sustratos orgánicos estándar de bajo costo, eliminando la dependencia de procesos de empaquetado de vanguardia y reduciendo significativamente las barreras de costo.