这段时间跟人讨论华为的τ scaling(时间微缩),发现讨论仅停留在字面,没有触及它的实质,大概因为不少朋友不是EE出身,不知道τ这个符号在电路里的经典含义。电路课上最早学的时间常数就是τ=RC,一段导线的电阻乘上它的电容,就是信号通过这段线所需时间的量级。线越长,电阻和电容越大,信号就越慢。在这套框架里,过去六十年的几何微缩被重新解释成时间微缩的一种实现方式,晶体管做小是为了缩短开关延迟,电路排得更紧是为了缩短金属连线、降低信号的传播延迟,几何微缩只是手段,压缩延迟才是目的。华为这套理论,就是当几何微缩走不动之后,换其他办法继续压缩延迟。
正好,何庭波那篇τ scaling论文前两天出了v2,内容从16页变成23页。我对比了两个版本,数据和结论均没有改动,补充的内容基本都在回应行业里对v1的几点质疑。主要有三个点值得聊聊。
最重要的一处,是给之前声明式的"能效提升41%"补上了测试证据。v1里这个数字没有基线也没有测试条件,是最容易被质疑追问的一点。v2补了一张完整的对比表。基线是2025年的Kirin 9030 Pro,两颗芯片采用同一成熟工艺节点,关键差异在于基线是传统平面设计,Kirin 2026把关键路径折叠到了上下两层晶圆。折叠缩短连线、压低互连延迟,关键路径上多出的时序余量直接转化为时钟频率上限的提升,1.1V供电下最高频率达到3.1GHz,比基线高13%。而"能效