В последнее время, обсуждая с людьми τ scaling (временное масштабирование) компании Huawei, я заметил, что обсуждение остаётся на поверхностном уровне, не затрагивая его сути. Вероятно, потому что многие друзья не имеют образования в области электротехники и не знают классического значения символа τ в схемах. Первая изучаемая в курсе схем постоянная времени — это τ=RC: произведение сопротивления участка провода на его ёмкость даёт порядок времени, необходимого сигналу для прохождения этого участка. Чем длиннее провод, тем больше его сопротивление и ёмкость, и тем медленнее сигнал. В этой схеме геометрическое масштабирование последних шестидесяти лет переосмысливается как один из способов реализации временного масштабирования: уменьшение транзисторов делается для сокращения задержки переключения, более плотное размещение схем — для уменьшения длины металлических соединений и снижения задержки распространения сигнала. Геометрическое масштабирование — лишь средство, сжатие задержки — цель. Теория Huawei заключается в том, что после того, как геометрическое масштабирование больше не может продвигаться, нужно найти другие способы продолжать сжимать задержку.

Как раз позавчера вышла v2 статьи Хэ Тинбо о τ scaling, объём вырос с 16 до 23 страниц. Я сравнил две версии: данные и выводы не изменились, дополнения в основном касаются ответов на несколько критических замечаний индустрии к v1. Стоит обсудить три основных момента.

Самый важный — к ранее декларативному "повышению энергоэффективности на 41%" были добавлены экспериментальные доказательства. В v1 эта цифра не имела базовой линии и условий тестирования, что было самым уязвимым местом для вопросов. V2 содержит полную сравнительную таблицу. Базовый уровень — Kirin 9030 Pro 2025 года, обе микросхемы выполнены по одному зрелому техпроцессу, ключевое различие в том, что базовая версия — традиционный планарный дизайн, а Kirin 2026 сворачивает критический путь на верхний и нижний слои кристалла. Сворачивание укорачивает соединения и снижает задержки межсоединений, избыточный временной запас на критическом пути напрямую конвертируется в повышение максимальной тактовой частоты: при напряжении 1,1 В максимальная частота достигает 3,1 ГГц, что на 13% выше базовой. А "повышение энергоэффективности на 41%" происходит из другой специально заданной рабочей точки: при снижении напряжения до 0,9 В и частоты до 2,5 ГГц, в сравнении с базовым уровнем при одинаковой производительности, измеренное энергопотребление при 25°C составляет 0,59 от базового. Теоретическая оценка также сходится: динамическое потребление примерно пропорционально квадрату напряжения, снижение напряжения питания на 18% даёт только за счёт квадратичного члена около трети снижения, плюс снижение частоты на 9% и уменьшение ёмкости соединений за счёт сворачивания — итог как раз около 0,59. Таким образом, точный смысл повышения энергоэффективности на 41% — это снижение энергопотребления при равной производительности; по сути, избыточный временной запас от сворачивания обменивается на снижение энергопотребления, а улучшение энергоэффективности происходит за счёт логического сворачивания. Кроме того, v2 содержит дополнительные данные: плотность мощности при двухслойном стеке на 5,6% ниже, чем у базовой версии.

Второе дополнение отвечает на наиболее вероятный вопрос коллег: 3D-стекинг уже давно существует — AMD 3D V-Cache, Intel Foveros уже в производстве; чем же ваше LogicFolding новее? Чтобы понять ответ статьи, нужно знать, как сигналы передаются между двумя слоями чипа — через точки скрепления между слоями, работающие как "лифты", соединяющие верхний и нижний слои. В ранее выпущенных 3D-стеках расстояние между плоскостями точек скрепления составляло от 9 микрометров до нескольких десятков микрометров, что даёт около 10 000 соединений на квадратный миллиметр — достаточно для подключения шины к целому кэшу. Поэтому раньше конструкция заключалась в переносе целого функционального блока на верхний слой, например, AMD помещала целый кэш поверх процессора; два слоя проектировались независимо, соединяясь через интерфейс. Однако внутри чипа на квадратный миллиметр приходится сотни миллионов транзисторов, и чтобы соседние логические вентили находились один на верхнем, другой на нижнем слое, плотность соединений должна быть намного выше. В Kirin 2026 расстояние между плоскостями точек скрепления составляет 1,5 микрометра, что даёт 440 000 соединений на квадратный миллиметр — почти как плотность проводников верхнего металлического слоя внутри чипа. Затраты на прокладку линии между слоями и на прокладку линии внутри металлического слоя чипа уже практически не различаются. При таком уровне два кремниевых слоя по сути сливаются в цельное целое в схемотехническом смысле: EDA-инструменты могут на уровне логических вентилей решать, какой вентиль разместить на верхнем, а какой на нижнем слое, передавая задачу алгоритму глобальной оптимизации. Степень свободы проектирования теперь совершенно иная. Статья также объясняет, почему не пошли по другому, более радикальному пути — непосредственного изготовления второго слоя устройств поверх первого. Хотя такой путь даёт самую плотную связь между слоями, изготовление второго слоя требует высоких температур, что повреждает уже готовый первый слой, и в настоящее время этот путь нереализуем в производстве.

Третий момент — управление температурой. Вертикальное наложение значительно увеличивает тепловую плотность на единицу площади, а путь отвода тепла от нижнего слоя блокируется верхним — это первый вопрос, который возникает при 3D-стекинге, и v1 его не рассматривала глубоко. V2 прямо признаёт, что управление температурой остаётся ключевой проблемой архитектуры LogicFolding, и предлагает решение — тепловое разделение и планирование размещения: на этапе проектирования высокомощные схемы исключаются из области сворачивания, а структура избегает вертикального соседства высокомощных модулей, чтобы не допустить наложения тепловых точек. Является ли эта стратегия ручными ограничениями от инженеров или уже встроена в автоматический процесс внутренних EDA-инструментов — в статье не уточняется; она лишь явно указывает, что инструментарий многофизического моделирования является наиболее важной инвестицией на ближайшие десять лет. В сочетании с экспериментальными данными о том, что плотность мощности на рабочей точке с одинаковой производительностью на 5,6% ниже базовой, проблема отвода тепла получила прямой ответ. Однако по сути этот подход является уклонением: при увеличении числа слоёв стека до трёх или четырёх пространство для сворачиваемых схем будет постоянно сжиматься тепловыми ограничениями — в статье этот предел не обсуждается.

Кроме того, в v2 добавлено микроскопическое поперечное сечение границы скрепления двух кремниевых слоёв, и явно указано, что используется гибридное скрепление "wafer on wafer". Этот параметр стоит сравнить с отраслевыми аналогами: гибридное скрепление кристаллов с шагом 1,5 микрометра на производственных логических чипах не имеет прецедентов. У TSMC SoIC текущий производственный шаг — 6 микрометров, у Intel Foveros Direct — 9 микрометров. Впечатляет.

После сравнения двух версий статьи у меня осталось ещё два вопроса. Один — об оборудовании: кто поставил оборудование для такого шага скрепления? В статье сказано лишь, что это результат многолетней разработки процесса в экосистеме нескольких поставщиков. Другой — об EDA-инструментах: проектирование двух кремниевых слоёв как единого чипа — это не под силу существующим на рынке EDA-инструментам. Статья признаёт это и говорит, что детали методологии будут опубликованы "в течение нескольких месяцев". Однако в таблице частот указано, что для поколения 2027 года у Kirin с частотой 3,39 ГГц уже имеется физический чип, что означает, что эти инструменты уже давно работают внутри Huawei, и, как минимум, отработали два поколения продуктов. Лично предполагаю, что эти EDA-инструменты созданы самой Huawei. Буду рад, если знающие люди поделятся информацией.